一些晶圆代工厂仍在基于下一代全能栅极晶体管开发新工艺，包括更先进的高迁移率版本，但是将这些技术投入生产将是困难且昂贵的。
GAA FET将被用于3nm以下，拥有更好的性能，更低的功耗和更低的漏电压。虽然GAA FET晶体管被认为是FinFET的演进，并且已经进行了多年研发，但任何新型晶体管或材料对于芯片行业来说都是巨大的工程。芯片制造商一直在尽可能长地推迟这一行动，但是为了继续微缩晶体管，需要GAA FET。
需要指出的是，虽然同为纳米片FET，但GAA架构有几种类型。基本上，纳米片FET的侧面是FinFET，栅极包裹着它，能够以较低的功率实现更高的性能。
图1：平面晶体管与FinFET以及GAA FET，来源：Lam Research
转向任何新的晶体管技术都具有挑战性，纳米片FET的推出时间表因晶圆厂而异。例如，三星正在量产基于FinFET的7nm和5nm工艺，并计划在2022到2023年间推出3nm的纳米片。同时，台积电将把FinFET扩展到3nm，同时将在2024/2025年迁移到2nm的纳米片FET。Intel和其他公司也在研究纳米片。
纳米片FET包含多个组件，包括一个沟道，该沟道允许电子流过晶体管。首款纳米片FET采用传统的基于硅的沟道材料，但下一代版本将可能包含高迁移率沟道材料，使电子能够在沟道中更快地移动，提高器件的性能。
高迁移率沟道并不是新事物，已经在晶体管中使用了多年。但是这些材料给纳米片带来了集成方面的挑战，供应商正在采取不同的方法解决：
在IEDM（国际电子元件会议）上，Intel发表了一篇有关应变硅锗（SiGe）沟道材料的纳米片pMOS器件的论文。Intel使用所谓的“沟道优先”流程开发该器件。
IBM正在使用不同的后沟道工艺开发类似的SiGe纳米片。
其他沟道材料正在研发中。
随着工艺的发展，有能力制造先进节点芯片的公司数量在不断减少。其中一个关键的原因是新节点的成本却越来越高，台积电最先进的300mm晶圆厂耗资200亿美元。
几十年来，IC行业一直遵循摩尔定律，也就是每18至24个月将晶体管密度翻倍，以便在芯片上增加更多功能。但是，随着新节点成本的增加，节奏已经放慢。最初是在20nm节点，当时平面晶体管的性能已经发挥到极致，需要用FinFET代替，随着GAA FET的引入，摩尔定律可能会进一步放慢速度。
在7nm以下，静态功耗再次成为严重的问题，功耗和性能优势也开始减少。过去，芯片制造商可以预期晶体管规格微缩为70%，在相同功率下性能提高40%，面积减少50%。现在，性能的提升在15- 20%的范围，就需要更复杂的流程，新材料和不一样的制造设备。
并非所有芯片都需要FinFET，模拟、RF和其它器件只需要更成熟的工艺，并且仍然有很旺盛的需求。
但数字逻辑芯片仍在继续演进，3nm及以下的晶体管结构仍在研发。最大的问题是，有多少公司将继续为不断缩小的晶体管研发提供资金，以及如何将这些先进节点芯片与更成熟的工艺集成到同一封装或系统中，以及最终效果如何。
成熟节点和先进节点的需求都很大。D2S首席执行官Aki Fujimura表示：“芯片行业出现了分歧，超级计算需求（包括深度学习和其他应用）需要3nm，2nm等先进制程。与此同时，物联网和其他量大、低成本的应用将继续使用成熟工艺。”
最前沿的工艺有几个障碍需要克服。当鳍片宽度达到5nm（也就是3nm节点）时，FinFET也就接近其物理极限。FinFET的接触间距（CPP）达到了约45nm的极限，金属节距为22nm。CPP是从一个晶体管的栅极触点到相邻晶体管栅极触点间的距离。
一旦FinFET达到极限，芯片制造商将迁移到3nm / 2nm甚至更高的纳米片FET。当然，FinFET仍然适用于16nm / 14nm至3nm的芯片，平面晶体管仍然是22nm及以上的主流技术。
全方位栅极不同于FinFET。Lam的Draeger解释说：“全能门或GAA晶体管是一种经过改进的晶体管结构，其中栅极从各个侧面接触沟道并实现进一步微缩。早期的GAA设备将使用垂直堆叠的纳米片。它们由单独的水平板构成，四周均由门材料包围。相对于FinFET，提供了改进的沟道控制。”
在纳米片FET中，每个小片都构成一个沟道。第一代纳米片FET的pFET和nFET器件都将是硅基沟道材料。第二代纳米片很可能将使用高迁移率的材料用于pFET，而nFET将继续使用硅。
纳米片FET由两片或更多片组成。最近，Letti展示了具有7片的纳米FET。Leti的高级集成工程师Sylvain Barraud在论文中说，7片的GAA与通常的2级堆叠纳米板GAA晶体管相比，具有3倍的性能改进。
从表面上看，3nm FinFET和纳米片相比的微缩优势似乎很小。最初，纳米片FET可能具有44nm CPP，栅极长度为12nm。
例如，具有更宽的片的纳米片提供更高的驱动电流和性能。窄的纳米片具有较小的驱动电流，占用的面积也较小。
Imec CMOS技术高级副总裁Sri Samavedam说：“ GAA架构进一步改善了缩小栅极长度的短沟道控制，而堆叠的纳米片则提高了单位面积的驱动强度。”
除了技术优势外，代工厂也在开发纳米片FET，这让客户选择面临困难。
按照现在的情况，三星计划在2022/2023年间推出全球首个3nm的纳米片。“风险试产有50%的概率在2022年第四季度。大批量生产的时间有60%的概率在2023年Q2至Q3。” IBS的琼斯说。
使用新晶体管会带来一些成本和上市时间风险。考虑到这一点，客户还有其他选择。例如，台积电计划将FinFET扩展到3nm，然后再使用纳米片。
琼斯说：“三星显然是3nm GAA的领先者，但台积电也在开发2024至2025年投产的的2nm GAA。TSMC有出色的营销技巧，吸引了许多大型客户使用其3nm FinFET技术。”
无论如何，开发5nm / 3nm及更先进制程芯片的成本是天文数字。因此，客户正在寻找替代方案，例如先进封装。
“随着芯片尺寸的缩小，越来越难以在新节点上使用更小的晶体管，重点已转移，比如先进封装可以获得更低的功耗，更高速度。” CyberOptics总裁兼首席执行官Subodh Kulkarni 。
未来，领先的IC供应商将迁移到诸如纳米片之类的GAA架构，这将面临诸多挑战。
“就像从平面到FinFET的过渡一样，从FinFET到GAA的过渡也将是艰难的。” Lam Research计算产品副总裁David Fried说。“转向FinFET时，最大的挑战是优化垂直侧壁上的器件，因此出现了许多表面处理和沉积挑战。现在，使用GAA必须在结构底层优化设备。表面处理和沉会变得更具挑战性。”
蚀刻，一种去除晶体管结构中材料的工艺，如今也更具有挑战性。Fried说：“使用平面结构时，通常很清楚何时需要各向同性（共形）的过程而不是各向异性（定向）的过程。使用FinFET时变得有些棘手。使用GAA时，这个问题变得非常棘手。一些过程在某些地方需要各向同性，例如在纳米线/片材下方进行蚀刻以及各向异性，这个过程极具挑战。”
图2：堆叠纳米片FET的工艺流程。资料来源：Leti
在工艺流程中，纳米片FET开始于在基板上形成超晶格结构。外延工具在衬底上沉积交替的SiGe和硅层。至少堆叠三层SiGe和三层硅组成。
下一步是在超晶格结构中制造微小的垂直鳍片。每个纳米片彼此分开，并且在它们之间留有空间。在晶圆厂流程中，使用极紫外（EUV）光刻技术对鳍片进行构图，然后进行蚀刻工艺。
然后是更困难的步骤之一——内部间隔物的形成。首先，使用横向蚀刻工艺使超晶格结构中的SiGe层的外部凹陷。这样会产生小空间，并充满电介质材料。
TEL的技术人员罗伯特·克拉克（Robert Clark）表示：“由于不能停止蚀刻，控制内部间隔物凹槽蚀刻的工艺变化非常困难。理想情况下，只想在金属的外延层穿过侧壁间隔物的地方凹进去，然后用电介质内部间隔层替换该外延层。这是非常关键的5nm凹陷蚀刻，因为这是非线性且无法停止，难度相当于无网走钢丝的过程。”
还有其他挑战。“内部间隔模块对于定义最终晶体管功能至关重要，对该模块的控制对于最大程度地减少晶体管可变性至关重要。内部隔离模块可控制有效栅极长度，并将栅极与源极/漏极epi隔离开。” KLA工艺控制解决方案总监Andrew Cross说道，“在该模块中，SiGe会凹进去，然后内部隔离层会沉积并凹陷。在内部隔离物形成的每个步骤中，精确控制凹口和最终隔离物凹槽的形状和CD对确保晶体管性能至关重要。而且，需要控制堆栈中每个单独的沟道。”
接下来，形成源极/漏极，然后是沟道。这需要使用蚀刻工艺去除超晶格结构中的SiGe层，剩下的是构成沟道的硅基层或片。
“此步骤是GAA结构彼此分离，这可能导致具有挑战性的缺陷，例如纳米片之间的残留物，纳米片的损坏或与纳米片本身相邻的源/漏极的选择性损坏。”Cross说。
挑战不止如此。Onto's Hoover说：“形成沟道需要对板高、拐角腐蚀和沟道弯曲进行单独控制。”
高k /金属栅材料沉积在结构中，最后形成铜互连，从而形成纳米片FET。“其他可能改变的模块是设备的底部隔离和用于容纳纳米片的功能性金属/层，但是这些模块主要依赖于行业中已知/开发的工艺。
当然，即便不是全新的模块，实现也变得越来越困难。
第一代纳米片FET将是基于硅的沟道。这些纳米片理论上优于FinFET，但并非总是如此。
“从FinFET到纳米片，我们已经观察到电子迁移率（对于nFET）有显著的提高。问题将是pFET空穴迁移率下降。这就是我们需要解决的问题，” IBM设备与单元流程研发经理Nicolas Loubet在演讲中说。
换句话说，芯片制造商需要提高纳米片中的pFET性能。因此，供应商正在开发有改进的pFET第二代纳米片FET。第二代纳米片材将继续提供基于硅的沟道用于nFET，因为它们能够提供足够的性能。
为了提高pFET，芯片制造商正在研究高迁移率沟道材料。更具优势的材料是SiGe，而III-V族材料，锗和其他材料也正在研发中。
为了加入这些材料，芯片制造商在晶圆厂中实施了所谓的应变工程工艺。应变是一种施加到硅上以改善电子迁移率的应力。
应变工程工艺并不新鲜，多年来，芯片制造商一直在沟道中使用SiGe合金应力以提高载流子迁移率。IBM高级研究员Shogo Mochizuki表示：“应变工程已成为CMOS技术的关键技术之一。从90nm节点开始，源极-漏极外延生长会在沟道中应变，有助于电子迁移。而且，在FinFET中仍然被使用。”
因此，芯片制造商自然会在下一代GAA晶体管中引入应变SiGe沟道材料，但有一些新的挑战。
最重要的是，有几种方法可以开发SiGe pFET沟道，包括先形成沟道后形成沟道。
在IEDM上，Intel发表了一篇关于在应变松弛缓冲器（SRB）上的SiGe纳米片pMOS器件的论文。纳米片沟道基于压缩应变的SiGe和Si0.4Ge0.6的混合物。pMOS器件由5nm的片厚和25nm长的栅极组成。
沟道形成发生在常规纳米片工艺的早期阶段。从许多方面来说，这是SiGe沟道优先处理。
Intel的工艺始于300mm基板，在基板上生长基于SiGe的SRB层。然后，在SRB层上生长压缩Si0.4Ge0.6和拉伸硅的交替层。
这将创建一个超晶格结构，该结构构成pFET的SiGe沟道的基础。Intel公司的Agrawal说：“在这项工作中，我们展示了一个埋入式Si0.7Ge0.3 SRB整体应力源，可在Si0.4Ge0.6 pFET纳米片中引起压缩应变，从而增强了空穴传输。”
SRB的另一个术语是虚拟衬底。传统上，硅衬底决定了沉积或生长在其顶部的所有外延层的晶格常数。
沟道和源极/漏极中应变的性质取决于该层相对于硅衬底之间的晶格常数的相对差异。Agrawal说，“对于SRB或虚拟衬底，我们通过在硅衬底顶部生长松弛的Si 0.7 Ge 0.3缓冲层来改变衬底本身的晶格常数。沉积在该缓冲层顶部的所有后续层将相对于Si 0.7 Ge 0.3应变。通过改变松弛Si 0.7形式的衬底晶格常数Ge 0.3缓冲液，我们可以实现应变纳米片CMOS。”
其他公司则采取不同的方法。例如，在IEDM上，IBM发表了一篇用后形成沟道工艺在带有应变SiGe沟道的纳米片pFET的论文。
使用这种方法，IBM的pFET纳米片峰值空穴迁移率提高了100%，相应的沟道电阻降低了40%，同时将次淋姐电压值斜率保持在70mV / dec以下。
图3：沿栅极柱M1外延生长4 nm厚的Si 0.65 Ge 0.35的堆叠SiGe NSs沟道的截面STEM图像和EDX元素图。Wsheet ＝ 40nm。资料来源：IBM
IBM在流程的后半部分而不是在一开始就形成SiGe沟道。“我们意识到，在此过程的早期就开始进行SiGe生长外延对应变是无效的。这也给制造过程带来了复杂性和成本。” IBM的Mochizuki说。“通过我们的新技术，SiGe层中的应变得以保留。发生这种情况的原因是此过程基于SiGe外延后向方案，对于提高性能至关重要。
更具体地说，IBM在沟道释放过程之后开发SiGe沟道。沟道释放后，水平和垂直修整硅纳米片。然后，在修整后的硅纳米片周围选择性包裹一个SiGe层，称为SiGe覆层。 Mochizuki说，“最终的结构是带有薄硅纳米片芯的SiGe覆层。通过将载流子限制在SiGe覆盖层内，可以在应变的SiGe沟道层中提高载流子迁移率。”
没有一种技术可以满足所有需求。因此，至少就目前而言，这些都是选择。
