现在，据说摩尔定律已逐渐达到极限，但作为经济学定律，摩尔定律已无法获得成本经济上的利益。 首先，高阶进程节点达到了物理晶体管大小的极限，进而服务器CPU和GPU的裸芯片大小随时间增加，裸芯片Die大小的增加接近极限。 所以，业界开始考虑从不同的维度延续摩尔定律。
IC设计的发展向3D维度转移
一个芯片的组成主要分为四个层次。 用最下层的设备、标准单元库、片上存储器SRAM、SRAM制作芯片块，上面有系统。 为了使摩尔定律向下发展，一方面的技术努力是摩尔，在这方面的探索主要是铝介质，然后是铜，High-K、FinFET、3纳米后是GAA，通过这些技术，摩尔定律得以实现。
但是，光靠这个维度不足以支撑摩尔定律继续下行，其成本并没有明显降低。 所以行业还在探索另一个维度，More than Moore。 从系统的角度出发，对软件包进行了精心设计，走的是堆栈的路线，如当前的2.5D软件包和3D软件包。
下图为显微镜得到的封装图，封装中有一个大焊锡球。 这个焊球的大小会影响芯片的带宽和速度。 一旦从2D走向3D维度，焊球的连接线变短，连接线变短，功耗也变低，线上的Delay减少，芯片跑得比以前快，显然可以得到更好的性能。 更明显的好处是，由于芯片堆叠在一起，封装的尺寸会小很多。 最后，是更好的成品率。 要知道，在流水过程中，成品率和面积呈指数关系，面积越大，成品率越低。
但是，3D-IC设计目前面临着许多挑战。 首先是包括裸芯片配置和凸点计划在内的聚合和管理上的挑战。 另外，SoC和封装团队各自为战，缺乏代表众多技术的统一数据库。 另一个挑战是系统级验证，需要芯片/芯片let和封装之间的热分析，还需要系统级裸芯片之间的连接验证，3D STA签名核心Corner也会“爆炸性”增加。 目前EDA行业的解决方案现状是零碎的、片面的、点工具式的，无法探索/缺乏早期反馈，导致了将单个裸芯片堆积在一起的过度设计，成本高昂。 所有这些都使3D STA比2D复杂得多。
针对这些行业的痛点和先进封装技术的发展趋势，Cadence推出了划时代的新产品。
整合式3d-IC平台：系统驱动的芯片芯片芯片PPA
另外，在先进的封装领域，不仅是封装工厂和晶片制造商们的工厂努力的方向，EDA软件制造商也是先进封装的重度探索者。 例如，Cadence已经在许多小型芯片Multi-Chiplet )封装领域耕耘了20多年，从1980年开始制作系统级封装，从2004年开始制作RF模块，从2010年开始开发2.5D技术。 现在比较受欢迎的FOWLP、bump都是Cadence持续发挥力量的方向，其中所谓Co-package不仅是硅芯片，Cadence还可以将光和硅层叠在一起。
据Cadence数字检查事业部产品工程高级集团总监cmdct介绍，Cadence这几年只做了EDA工具，之后希望进行更多的系统级创新，最后实现普适智能3D-IC在系统创新中发挥着帮助客户解决当前的痛点和今后十年的发展趋势的作用。
Cadence数字与amp； 批准事业部产品工程高级集团总监cmdct
cmdct进一步指出，Cadence 3D-IC下一个十年从这些维度出发，第一是先进封装的关键技术，在封装领域有两个趋势，分别是模拟数字化和封装晶圆化，Cadence就是这些此外，对于数字设计和批准，建议使用系统级的PPA，且必须与数字设计兼容，因此需要统一的平台。 因为要建立3D堆栈，光靠数字并不全面，所以模拟设计和验证的参与也是必要的。 最后还进行热模拟和信号完整性分析。 所有这些都放在这个集成3 d-IC平台上。
Integrity 3D-IC平台是业界第一个完整的大容量3D-IC平台，将设计规划、物理实施和系统分析集成到单个管理界面中。 集成3D-IC平台支持Cadence第3代3D-IC解决方案，客户可以利用集成在平台上的散热、功耗和静态时序分析功能，获得系统驱动的小型芯片Chilet )的
那么，Integrity 3D-IC平台的“法宝”体现在哪些方面呢？ 让我们生动地说吧。
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万物皆有源，Cadence的理解是，源就是要有一个统一的平台，Cadence的Integrity平台兼容数据和模拟两块，能做到多层级、多技术、多层次、多模型的按需型数据库，要做到这点实属不易，这个兼容性Cadence花了很多年才得以做出来。其实为了让数字和模拟兼容，早在20年前Cadence就推出开放数据库，现在已经更近一步。有了统一的管理界面和数据库，SoC和封装设计团队可以对完整系统进行完全同步的协同优化，更高效地将系统级反馈集成采纳。
前面我们提到了一些关于3D IC设计的挑战，3D设计比2D的设计还有一个挑战是周期会长，针对这个问题，Cadence通过早期电热及跨芯片STA，能够在早期规避散热和功耗的问题，以此来创建稳健的3D-IC设计，利用早期系统级反馈优化全系统PPA。
再一个就是时序的Signoff，3D的时序分析要比2D复杂的多，在这方面，Cadence有快速、自动裸片间分析技术（RAID），它可以显著降低STA Corner数据和周转周期。同时，Cadence还推出了另外一个并行多模式多Corner（C-MMMC）的技术，可以很好的简化项目管理与机器资源。这两个技术都是Cadence的强项。还可以通过裸片级分层能够显著降低边界模型的数据量。最后是Tempus ECO选项，通过并行多裸片的3D-IC时序ECO，可以优化系统驱动PPA。
下图就是交给客户的流程，Integrity 3D-IC是一个完整且模块化的平台，可以做Native 3D Partitioning，一开始系统级的工程师决定哪个在上哪个在下，做完以后可以做partition，可以在系统级里做System -Level Planning。做完以后可以做die的floorplan等等。最终实现由系统来驱动的PPA目标。
助力中国3D堆叠技术的发展
Integrity 3D-IC在发布的时候就得到了客户的早期响应。imec也表示，得益于和Cadence的长期合作，我们成功找到了设计分区的自动化方法，以创建最优的3D堆叠，通过增加可用存储器带宽进一步提升先进工艺节点设计的性能，并降低功耗。根据我们研究团队在多核高性能设计结果，Cadence Integrity 3D-IC平台将存储器集成在逻辑流程，实现了跨芯片（cross-die）设计规划、设计实现和多Die的STA。
前文中我们有提到Cadence可以将光和硅片封装在一起，在这方面，Cadence与Lightelligence有相关的合作。Lightelligence这些年一直在采用多芯片堆叠技术，意图用光学计算技术推动AI的演进加速。而Integrity 3D-IC平台正可以帮助Lightelligence使用光学计算技术加速AI设计，实现下一代创新。
“在3D领域中国还是很领先的”，cmdct坦言道，除了Lightelligence，中兴微电子也是Cadence的合作对象，中兴对3D堆叠尤其是通信的3D堆叠很看重，通信的功耗是一大要解决问题。Integrity 3D-IC平台将优化的中阶层设计实现和系统分析完美集成，提供快速、完整的系统分析，使中兴微电子能够提供满足超大规模计算和 5G 通信应用的内存带宽需求的设计。
Integrity 3D-IC平台的发布，将对国内的多芯片3D堆叠技术大有裨益，它支持超大规模计算、消费电子、5G 通信、移动和汽车等广泛的应用场景。相较于传统单一脱节的 Die-by-Die 设计实现方法，芯片设计工程师可以利用 Integrity 3D-IC 平台获得更高的生产效率。
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