7 月 23 日消息，韩媒 The Elec 本月 17 日报道称，三星电子预计于明年推出的 2nm 先进制程将较现有 3nm 工艺增加 30% 以上的 EUV 曝光层数，达“20~30 的中后半段”。
韩媒在报道中提到，根据产品性质的不同，即使同一节点曝光层数量也并非完全固定。不过总体来说，三星电子 3nm 工艺的平均 EUV 曝光层数量仅为 20 层；
而在预计于 2027 年量产的 SF1.4 制程中，EUV 曝光层的数量有望超越 30 层。
随着先进制程的演进，对晶体管尺寸的要求逐渐严苛。而在曝光层中用 EUV 光刻取代传统 DUV，可实现更高光刻精度，进一步提升晶体管密度，在单位面积中容纳更多的集成电路。
在此背景下，先进逻辑代工企业积极购进 ASML 的 EUV 机台。
以台积电为例，根据此前报道，其今明两年将总共接收超 60 台 EUV 光刻机。韩媒预估台积电到 2025 年底将拥有超 160 台 EUV 光刻机。
此外 DRAM 内存行业的 EUV 光刻用量也在提升：
在第六代 20~10nm 级工艺（即 1c nm、1γ nm）上，三星电子使用了 6~7 个 EUV 层，SK 海力士使用了 5 个 EUV 层，美光也在此节点首次导入了 EUV 光刻。